【CNMO 科技消息】IBM 在下一代芯片制造技术上的推进有了新进展。这家计算领域的巨头于今年 6 月发布了 0.7 纳米的 "Nanostack" 制造技术，按照最新安排，将在 2027 年第一季度开始向有兴趣的一方提供该技术的工艺设计套件（PDK）。这一步的意义在于，让芯片厂商在技术大规模落地之前，先熟悉这套工艺的能力边界。

半导体设计

从技术脉络看，0.7 纳米并非另起一条路线，而是现有制造技术的延伸。目前量产中最先进的节点是 2 纳米，在它之后，英特尔、台积电等厂商计划推进到 18A、A16、A14 等节点。这些节点在命名上都以埃为单位，1 纳米等于 10 埃。照此换算，IBM 的 0.7 纳米即 7 埃，其目标是在晶体管密度、性能、功耗以及 SRAM 微缩几个方面都带来明显提升。

PDK 本身是芯片设计者进入新工艺的第一道门。它让英伟达、AMD 这类芯片厂商可以着手设计产品，套件中包含设计规则手册、设计规则检查，以及通过楷登电子（Cadence）与新思科技（Synopsys）等公司的电子设计自动化（EDA）工具生成版图所需的脚本。IBM 表示，这批套件将于 2027 年第一季度提供，供芯片设计者评估其面向 7 埃芯片的 nanostack 技术。

Nanostack 的核心做法，是把晶体管垂直堆叠起来再进行交错排布，目标是进一步优化 n 型与 p 型晶体管。在半导体制造中，n 型（下拉网络 NMOS）晶体管通过向硅中掺杂特定元素，获得可供导电的自由电子；p 型（上拉网络 PMOS）晶体管则依赖电子空位，两者配合，才能确保空闲状态的芯片不携带静电荷。IBM 称，通过纳米堆叠，这两类晶体管可以顺序堆叠，不仅节省空间，也留出了更多优化余地。由于制备 n 型与 p 型晶体管需要掺杂不同元素，把它们分离排布，还为尝试新材料创造了条件。

真正让这套工艺备受关注的是存储在微缩上的潜力。7 埃技术承诺 SRAM 可微缩 40%。逻辑芯片方面，2 纳米等技术目前仍能通过缩小晶体管尺寸换取功耗和性能收益；但对 SRAM 而言，栅极长度一旦小于 3 纳米，就会出现电流泄漏、功率损耗以及信号传输方面的问题。原因在于，SRAM 模块内部电路尺寸精细，掺杂剂层面的微观差异与线宽粗糙度都会对性能产生明显影响。结果是，包括 GPU 在内的逻辑芯片随着节点推进不断缩小，SRAM 的尺寸却长期停滞。

这一矛盾在 AI 芯片上尤其突出。现代 AI 芯片需要 SRAM 充当片上缓存，而面积难以压缩的 SRAM，往往占据相当大一块裸片面积。据估算，SRAM 约占英伟达 Hopper H100 AI 芯片裸片面积的 10%；若把流式多处理器（SM）核心中的 L1 缓存计入，比例会上升到 12% 至 15%，已经可以与高带宽内存（HBM）所占的面积相提并论。在这一背景下，IBM 开放设计套件的动作，指向的正是 AI 芯片面积与功耗长期受限的薄弱环节。

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